【发布时间】：2015-06-06 17:14:29
【问题描述】：
我正在尝试使用带有 AXI4-lite 接口的 Xilinx uartlite 2.0 IP 在没有 microblaze 处理器的情况下传输字节。不幸的是，在我设置数据和有效信号后，所有就绪信号都保持低电平，并且 tx 信号从不传输。
我已经包含了我的模拟结果。有什么想法吗？
【问题讨论】：
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您是否尝试在驾驶
valid之前等待ready = '1'（适用于所有3 个频道）。 -
理论上是的，但我过去曾遇到过一些赛灵思 IP 的问题。如果你不开车有效，是否准备上升？
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其他指针将是在有效稳定之前不释放重置。现在重置被释放，而有效的是“U”或“X”。此外，AXI 有一个低电平有效复位，是否反转您的复位并且不在您的仿真中显示它？
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几个想法：（1）通过“初始化”你的测试台信号来摆脱'X'（只是为了让它更整洁）； （2）@JonathanDrolet 给了你关于重置的最高提示； (3) 粘贴你如何驾驶信号的 sn-p。
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我最近对另一个 xilinx IP 内核有过体验，如果任何输入在复位时为“X”，它将永远不会恢复，并且在整个仿真中只会输出零。正如其他人已经提到的那样，我会确保一切都已初始化，并且您将以正确的顺序退出重置。
标签： vhdl verilog fpga xilinx vivado