如何在 VHDL（87 后；即 93、2008）中为函数调用编写别名？

Question

我有一个函数调用来简化信号转换，否则会在整个源代码中重复。

现在，作为进一步的优化，我想使用别名使相当复杂的函数调用（两个参数几乎相同）更具可读性和更易于编写。

'87 之后的 VHDL 标准允许为非数据对象使用别名，例如子程序调用。在寻找解决方案时，我了解到函数需要签名作为别名声明的一部分。然而，我找不到帮助我为与 Synopsys VCS 一起使用的函数声明别名的文档。

function discard_elem (
  signal discard_vector : in std_ulogic_vector(63 downto 0);
  signal id             : in std_ulogic_vector(5 downto 0))
  return std_ulogic is
begin
  return discard_vector(to_integer(unsigned(id)));
end discard_elem;

alias discard_current_elem is 
  discard_elem(discard_vector_i, interface_i.id) [ return std_ulogic ];

VCS 报告以下错误，然后以分段错误退出：

Error-[ANL-ALIAS-BADSIGNAT] Bad signature in alias declaration
                                                                          ^
  No subprogram or enumeration literal matches the signature of the alias 
  declaration DISCARD_ELEM.
  Please verify that the signature matches the parameter and result type 
  profile of exactly one of the subprograms or enumeration literals.

是别名定义错误还是工具问题？

Answer 1

我认为您将别名与宏混淆（在 Verilog 和其他语言中）。您不能在别名中包含 actuals（函数参数）。所以，你可以这样做：

alias discard_current_elem is discard_elem[std_ulogic_vector, std_ulogic_vector return std_ulogic];

但我认为这不是你所希望的。

https://www.edaplayground.com/x/5QS_

Answer 2

别名真的就是这样，重命名相同的函数，具有相同的参数（由@Matthew Taylor 发布）。您无法更改签名，因此仍必须使用与原始函数相同的参数调用别名。

您建议的是一个包装器/帮助器函数/过程，它使用本地范围来访问本地信号/变量：

signal discard_vector_i : std_ulogic_vector(63 downto 0);
signal interface_id     : some_record_type;

impure function discard_current_elem return std_ulogc is 
begin
  return discard_elem(discard_vector_i, interface_i.id); -- scope used to access these parameters
end function;