VHDL 中的敏感列表

Question

我有如下的 D 触发器的 VHDL 程序

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

ENTITY ff2 IS

  PORT (
    clk   : IN  STD_LOGIC;
    rst_n : IN  STD_LOGIC;
    d     : IN  STD_LOGIC;
    q     : OUT STD_LOGIC
    );

END ff2;

ARCHITECTURE beh OF ff2 IS

BEGIN  -- beh

  ff2_proc: PROCESS (clk, rst_n)
  BEGIN  -- PROCESS ff2_proc
    IF rst_n = '0' THEN     
      q <= '0';
    ELSIF falling_edge(clk) THEN  
      q <= d;
    END IF;
  END PROCESS ff2_proc;

END beh;

我不明白为什么敏感列表只包含信号 clk 和 rst_n。如果我将 d 信号添加到敏感列表，会发生什么？我希望你的帮助。谢谢。

Answer 1

如果您将d 添加到敏感度列表中，模拟器可能需要做更多的工作，但输出将是相同的。

话虽这么说......

让我们分别看这3个变量，问一个问题：“如果这个变量改变了，这个过程的输出会改变吗？

• clk：好吧，如果clk 发生变化，那么d 可能有一个新值，我们需要将其存储到q。所以这是必要的。

• rst_n：好吧，如果情况发生变化，我们可能会将 q 设置为 0。所以这是必要的。

• d：好吧，如果d 发生了变化，而没有其他任何变化，那么进程的输出不会发生变化。所以我们不需要敏感列表中的这个信号。