【发布时间】:2015-04-10 06:58:12
【问题描述】:
这里我有多个用于 1 位端口 x 的驱动程序。我想通过使用wand 网络类型来解决它。当我查看原理图时,只有输入端口的最低有效位连接到端口x,而其余位未读。我希望a 的所有位都被使用并使用与门分配给x 端口以解析多个驱动程序。
module test(input [3:0]a, output [1:0]b);
wire [3:0] d [1:0];
wand temp;
assign temp=a;
inst inst_name (.x(temp),.y(d[1][3]),.z(b[1:0]));
assign d[1] = {4'd15};
assign d[0] = {4'd0};
endmodule
module inst (input wand x,y, output [1:0]z);
assign z={x,y};
endmodule
【问题讨论】:
标签: verilog