如何在系统verilog中通过$value$plusargs传递信号名称

Question

我在系统 verilog 中编写断言。此断言检查信号“lock”，该信号作为测试参数通过 switch $value$plusargs 作为 GPIO_SEL="test_bench.gpio"

所以我的代码是：

module ab 
string abc;
$value$plusargs("GPIO_SEL=%s" , abc);
reg lock;
always @* 
begin
lock = abc;
end

endmodule

这里的问题是信号锁没有像 test_bench.gpio 一样获得价值。有什么办法可以从 testplaus args 传递这个信号值

Answer 1

SystemVerilog 是一种compiled 语言，而不是interpreted。您不能使用字符串直接访问标识符。您可以在命令行上使用编译器指令

module ab;

  bit  lock;
  always_comb
      begin
   lock = `GPIO_SEL;
  end

endmodule

然后在编译代码时使用+define 开关

vlog your_file.sv +define+GPIO_SEL=test_bench.gpio

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如果您认为重新编译您的测试平台/dut 是一个很大的负担（大多数工具提供增量编译选项），并且您有固定数量的访问路径，那么您可以使用 case 语句

module ab 
string abc;
initial $value$plusargs("GPIO_SEL=%s" , abc);
reg lock;
always_comb
    case (abc)
      "test_bench.gpio": lock = test_bench.gpio;
      "test_bench.gpio1": lock = test_bench.gpio1;
    endcase

end

你可以只使用一个简单的数字而不是一个字符串来选择。

Answer 2

看起来您需要将字符串转换为整数类型。看字符串转换函数：atoi,atobin,...

例如

 module parg;
   string abc;
   bit [3:0] sig;
   initial begin
      $value$plusargs("GPIO_SEL=%s" , abc);
      sig = abc.atoi();
      $display("sig = %b", sig);
   end
endmodule // parg