使用 Quartus 在 SystemVerilog 中的循环命名

【问题标题】：Loop naming in SystemVerilog with Quartus使用 Quartus 在 SystemVerilog 中的循环命名
【发布时间】：2015-07-19 14:35:44
【问题描述】：

Quartus 需要循环命名，即使 SystemVerilog 不需要。有没有办法避免它？（我可以使用 ModelSim，但我的 FPGA 需要 Quartus。）

【问题讨论】：

【解决方案1】：

你的意思是生成循环标签？ always/initial 块中 For 循环的标签是可选的。

但是如果你想添加约束，需要生成循环标签来使分层路径知道，......模拟器会为未命名的生成循环创建一个标签，比如 genblk1，genblk2，......但是综合工具需要正确创建层次结构。

我建议您始终为生成 if/case/for 添加标签。

【讨论】：