Vivado 时钟实现错误 SystemVerilog答案

【问题标题】：Vivado Clock Implementation error SystemVerilogVivado 时钟实现错误 SystemVerilog
【发布时间】：2023-03-23 23:50:01
【问题描述】：

我收到以下实现错误。我的设计中没有时钟。我该如何解决这个问题？

实施场所设计 [位置 30-574] IO 引脚和 BUFG 之间的布线位置不佳。如果此设计可接受此次优条件，您可以使用 .xdc 文件中的 CLOCK_DEDICATED_ROUTE 约束将此消息降级为 WARNING。但是，强烈建议不要使用此覆盖。这些示例可以直接在 .xdc 文件中使用以覆盖此时钟规则。

en_IBUF_inst (IBUF.O) is locked to IOB_X0Y11
 and en_IBUF_BUFG_inst (BUFG.I) is provisionally placed by clockplacer on BUFGCTRL_X0Y0

[Place 30-99] 布局器失败并出现错误：“IO 时钟布局器失败” 请在放置期间查看所有错误、严重警告和警告消息，以了解失败的原因。

[Common 17-69] 命令失败：Placer 无法放置所有实例

【问题讨论】：

标签： system-verilog vivado

【解决方案1】：

您似乎正试图在您的设计中使用非全局时钟功能引脚作为时钟。我不确定您所说的“我的设计中没有时钟”是什么意思，请注意，即使您的设计是异步的，我相信 Vivado 也会使用时钟资源来启用锁存器 - 或者您可能确实有时钟（这将可以是任何always @(posedge ...)，例如）并且不要意识到它。

要么您需要为时钟输入使用具有时钟功能的引脚；或接受可能的问题，例如使用不支持时钟的路由导致占空比失真，并使用 xdc 文件中建议的“set_property”命令抑制错误。

【讨论】：