您如何指定应该详细说明哪些 SystemVerilog 绑定？答案

【问题标题】：How do you specify which SystemVerilog binds should be elaborated?您如何指定应该详细说明哪些 SystemVerilog 绑定？
【发布时间】：2021-03-25 14:00:14
【问题描述】：

可以编译许多“绑定”指令。详细说明配置时，您如何定义这些“绑定”中的哪些实际绑定在详细说明中？

【问题讨论】：

请提供示例。在verilog 的图书馆中，什么都不能'编译'。你什么意思？
>>“在 verilog 的图书馆中没有任何东西可以‘编译’”这不是真的。 SV 总是被编译成一个库。通常只使用一个库，因此用户可能不了解库的概念。通常它可能被命名为“work”或“worklib”。 LRM (IEEE 1800-2017) 第 33 节详细介绍了如何配置编译到多个库中的设计。但是，对于绑定模块的配置方式却很模糊。令人困惑的是，它还引入了另一个也称为“绑定”的概念。

标签： system-verilog

【解决方案1】：

如果一个'bind'指令被编译到与它被绑定到的目标模块或接口相同的编译单元中，那么每当目标模块被细化时，绑定的模块就会被细化。

请注意，这不是一个确定的答案。这就是我的模拟器的工作方式。它排除了将设计和验证码绑定到不同库中的可能性。

有关编译单元的更多详细信息，请参阅 LRM 3.12.1。

【讨论】：