在 Systemverilog 枚举中分配 X答案

【问题标题】：Assigning X in Systemverilog Enumerations在 Systemverilog 枚举中分配 X
【发布时间】：2017-12-19 05:23:00
【问题描述】：

我们可以将“x”分配给枚举成员吗？如果是，那是什么优势，如果没有，有什么限制？感谢您在这方面的帮助。

【问题讨论】：

是的，你可以，但是你打算怎么用呢？
谢谢。我正在尝试构建一个状态机，但它未初始化。
通常对于状态机，您需要提供重置功能，使其进入初始状态。不需要包含“x”的枚举。此外，如果您在条件语句中使用它，它将无法指示初始状态。它会做其他事情或者是不可合成的。

【解决方案1】：

如果枚举的基本类型是logic，您可以将 X 分配给枚举

typedef enum logic [1:0] {U='x,A=0,B,C,D} e_type;

当您有一个具有此枚举数据类型的寄存器并且您需要 X 状态来指示未初始化或错误情况时，这很有用。

【讨论】：