在 SystemVerilog 中的 always_comb 块内生成

Question

我知道您不能在 SystemVerilog 中的 always_comb 块中包含 generate，但我想做类似于下面显示的操作，但我不知道该怎么做。

genvar i, j;
generate
for (i = 0; i < 4; i++) begin
    always_comb begin 
        unique case (STATE) 
            0: begin
               ...
               for(j = 0; j < 8; j++)
                   var[j*8+2*i+1:j*8+2*i] = 2'b11;
            end
            ...
        endcase

    end
end
endgenerate

现在它给了我以下编译错误：Unknown range in part select 任何帮助都将不胜感激。

Answer 1

1. var是verilog中的关键字，不能作为变量使用。
2. genvar j 不能在 always 块内修改。
3. partselect 在系统 verilog 中必须至少有一个恒定的宽度。
4. 你错过了endgenerate

所以，你需要

1. 将var 重命名为其他名称
2. 将j 声明为非genvar 变量，即int
3. 您的宽度始终为2，因此您可以使用系统verilog +: 或-: 范围说明符
4. 您在系统 verilog 中不再需要 generate..endgenerate 标记。

这是一个例子：

genvar i;
//generate
  for (i = 0; i < 4; i++) begin: loop
    always_comb begin 
        unique case (STATE) 
            0: begin
               //...
              for(int j = 0; j < 8; j++)
                v[j*8+2*i +: 2] = 2'b11;
                   //v[j*8+2*i+1:j*8+2*i] = 2'b11;
            end
            //...
        endcase
    end
  end
//endgenerate