【发布时间】:2021-03-28 12:42:17
【问题描述】:
我有以下课程
class ABC;
rand bit[2 : 0] mode;
randc bit[2 : 0] mode_cylic;
constraint range{
mode >= 2;
mode < 6;
};
constraint range_cylic{
mode_cylic >= 2;
mode_cylic < 6;
};
endclass
我有一个测试类ABC 的测试对象,我只想随机化该对象中的mode 变量。我该怎么做?
【问题讨论】:
标签: system-verilog