【发布时间】:2023-10-27 16:33:01
【问题描述】:
我目前正在参加一个内存缓存的学校项目和设计竞赛。我必须遵循对 L1 缓存大小的某些限制,但没有关于受害者缓存大小的规范。这一切都在VHDL模拟中。
所以我想询问是否有任何参考资料、论文、期刊等...可能提到一个处理器,其受害者缓存大于 L1 缓存大小。
谢谢你, 我在谷歌上看过,但我的很多搜索都会拉出演讲幻灯片而不是论文。
【问题讨论】:
标签: caching vhdl simulation processor
我目前正在参加一个内存缓存的学校项目和设计竞赛。我必须遵循对 L1 缓存大小的某些限制,但没有关于受害者缓存大小的规范。这一切都在VHDL模拟中。
所以我想询问是否有任何参考资料、论文、期刊等...可能提到一个处理器,其受害者缓存大于 L1 缓存大小。
谢谢你, 我在谷歌上看过,但我的很多搜索都会拉出演讲幻灯片而不是论文。
【问题讨论】:
标签: caching vhdl simulation processor
IBM POWER 架构使用了一种 L3/受害者缓存混合。我用 Google 搜索了一下,发现在 POWER5 和 POWER7 中,受害缓存明显大于 L1然而受害缓存最初是用于 L2 缓存的。
【讨论】: