VHDL/vivado 语法错误

Question

为Parallel-in，Parallel-out右移编写一个VHDL模块 图的寄存器（附），但添加一个低电平有效的异步 清除信号 ClrN。不要在代码中使用单独的触发器。 对模块进行仿真，得到类似图的时序图 （附上）。

请使用下列参数生成波形。

-设置 ClrN = 1 用于 3.5 个时钟周期，= 0 用于下半个时钟周期，= 1 用于测试休息。

-设置 L = 1 用于 5 个时钟周期，= 0 用于接下来的 3 个时钟周期，= 1 用于其余测试

-设置 SI = 1

-设置 D = 0101

-设置 Sh = 0 用于 1 个时钟周期，= 1 用于接下来的 5 个时钟周期，= 0 用于其余测试

提交演示您的操作的仿真波形 代码。

我收到错误[Synth 8-1789] cannot update 'in' object dout

我尝试了以下方法：

library ieee;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;

entity insertname is
port (
    SI, Clk, ClrN, Sh, L : in std_logic;
    Din : in std_logic_vector (3 downto 0);
    SO : out std_logic;
    Dout : std_logic_vector (3 downto 0)
);
end entity insertname;

architecture behavioral of insertname is
    signal temp: std_logic_vector (3 downto 0) := "0000";
begin
    process (Clk, ClrN)
    begin
        if ClrN = '0' then
            temp <= x"0";
        elsif Clk'event and Clk = '1' and Sh = '1' then
            temp <= SI & temp(3 downto 1);
            SO <= temp(0);
        elsif Clk'event and Clk = '1' and Sh = '0' and L = '1' then
            temp <= Din;
        elsif Clk'event and Clk='1' and Sh='0' and L='0' then
            temp <= temp;
        end if;
    end process;
Dout <= temp;
end behavioral;

Figures mentioned above

Answer 1

要修复语法错误，请检查实体声明中的端口列表：Dout 信号应定义为 out，如下所示：

Dout : out std_logic_vector (3 downto 0)

如 user1155120 所述，IEEE Std 1076-2008, 6.5.2 Interface object declarations 声明：

如果没有模式 在接口声明以外的接口声明中显式给出 文件声明，假定为模式。