使用 Modelsim 的 Do 文件包含 Verilog 头文件答案

【问题标题】：Include a Verilog Header file using a Do file for Modelsim使用 Modelsim 的 Do 文件包含 Verilog 头文件
【发布时间】：2015-08-20 09:57:14
【问题描述】：

在我收到的系统verilog 文件中，有一个include 用于Verilog 头文件（.vh）。当我在 Modelsim 中手动运行仿真时，我通常会进入文件的属性（“Verilog 和 SystemVerilog”选项卡）并在其中包含保存头文件的目录。我将如何在我尝试创建的 .do 文件中引用它？

【问题讨论】：

标签： verilog simulation header-files system-verilog modelsim

【解决方案1】：

假设您有一个包含在 `include 宏中的文件；您应该能够在编译命令中使用+incdir+<path> 参数；其中 path 是包含 .vh 或 .svh 文件的目录的路径。

【讨论】：