【发布时间】：2014-03-13 09:02:25
【问题描述】：
我生成了 Xilinx aurora8b10b 通道内核。与核心一起，还有用于模拟的工作示例和宏 (simulate_mti.do)。当我执行宏时，核心被编译但在波形查看器中没有出现信号（错误：#没有信号匹配）。
我手动编译内核并执行这个宏：
set XILINX $env(XILINX)
# Create and map a work directory
vlib work
vmap work work
vsim -L secureip -L unisims_ver -t ps aurora_example.EXAMPLE_TB aurora_example.glbl - voptargs="+acc" -GUSE_CHIPSCOPE=0
view wave
#do mti_wave.do
onerror {resume}
quietly WaveActivateNextPane {} 0
add wave -noupdate -divider {aurora_8b10b_v5_2 Core 1}
add wave -noupdate -divider {Core 1 LocalLink TX Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/USER_CLK
add wave -noupdate -format Literal /EXAMPLE_TB/example_design_1_i/aurora_module_i/TX_D
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/TX_REM
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/TX_SRC_RDY_N
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/TX_SOF_N
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/TX_EOF_N
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/TX_DST_RDY_N
add wave -noupdate -divider {Core 1 LocalLink RX Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/USER_CLK
add wave -noupdate -format Literal /EXAMPLE_TB/example_design_1_i/aurora_module_i/RX_D
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/RX_REM
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/RX_SRC_RDY_N
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/RX_SOF_N
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/RX_EOF_N
add wave -noupdate -divider {Core 1 Error Detection Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/USER_CLK
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/HARD_ERR
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/SOFT_ERR
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/FRAME_ERR
add wave -noupdate -divider {Core 1 Status Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/USER_CLK
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/CHANNEL_UP
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/LANE_UP
add wave -noupdate -divider {Core 1 Clock Compensation Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/USER_CLK
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/WARN_CC
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/DO_CC
add wave -noupdate -divider {Core 1 System Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/USER_CLK
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/clock_module_i/PLL_NOT_LOCKED
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/RESET
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/POWER_DOWN
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/TX_OUT_CLK
add wave -noupdate -divider {Frame Checker Error Count for Core 1 }
add wave -noupdate -format Literal /EXAMPLE_TB/example_design_1_i/ERR_COUNT
add wave -noupdate -divider {aurora_8b10b_v5_2 Core 2}
add wave -noupdate -divider {Core 2 LocalLink TX Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/USER_CLK
add wave -noupdate -format Literal /EXAMPLE_TB/example_design_2_i/aurora_module_i/TX_D
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/TX_REM
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/TX_SRC_RDY_N
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/TX_SOF_N
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/TX_EOF_N
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/TX_DST_RDY_N
add wave -noupdate -divider {Core 2 LocalLink RX Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/USER_CLK
add wave -noupdate -format Literal /EXAMPLE_TB/example_design_2_i/aurora_module_i/RX_D
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/RX_REM
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/RX_SRC_RDY_N
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/RX_SOF_N
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/RX_EOF_N
add wave -noupdate -divider {Core 2 Error Detection Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/USER_CLK
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/HARD_ERR
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/SOFT_ERR
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/FRAME_ERR
add wave -noupdate -divider {Core 2 Status Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/USER_CLK
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/CHANNEL_UP
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/LANE_UP
add wave -noupdate -divider {Core 2 Clock Compensation Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/USER_CLK
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/WARN_CC
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/DO_CC
add wave -noupdate -divider {Core 2 System Interface}
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/USER_CLK
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/clock_module_i/PLL_NOT_LOCKED
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/RESET
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/POWER_DOWN
add wave -noupdate -format Logic /EXAMPLE_TB/example_design_2_i/aurora_module_i/TX_OUT_CLK
add wave -noupdate -divider {Frame Checker Error Count for Core 2 }
add wave -noupdate -format Literal /EXAMPLE_TB/example_design_2_i/ERR_COUNT
TreeUpdate [SetDefaultTree]
WaveRestoreZoom {0 ps} {26705705 ps}
configure wave -namecolwidth 273
configure wave -valuecolwidth 37
configure wave -justifyvalue left
configure wave -signalnamewidth 1
configure wave -snapdistance 10
configure wave -datasetprefix 0
configure wave -rowmargin 4
configure wave -childrowmargin 2
run -all
日志：
wave -noupdate -format Logic /EXAMPLE_TB/example_design_1_i/aurora_module_i/USER_CLK
# No signals matching
wave -noupdate -format Literal /EXAMPLE_TB/example_design_1_i/aurora_module_i/TX_D
# No signals matching
等
我使用了 verilog、Active-HDL 9.1 Expert（混合语言）、ISE 13.2 COREgen、Xilinx Virtex-5、Standart Waveform Viewer。
我连接了以下库： unisims_ver、unisim、unimacro、VIRTEX5、xilinxcorelib、xilinxcorelib_ver、secureip
Verilog 优化禁用。 生成数据以启用高级数据流。 对设计对象的访问权 - 除了“限制读取访问权以仅设计顶层信号”之外的所有启用
我在 Xilinx.com 上阅读了很多信息，但没有找到答案。
【问题讨论】：
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显而易见的问题 - 您尝试跟踪的路径是否与设计层次结构匹配？您也可以尝试使用
-dbg进行编译 -
小测试示例是否也会出现同样的错误？
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vmap work work不执行任何操作，您的脚本也不编译任何内容。你的vlog命令在哪里？您正在模拟预先存在的aurora_example库中的某些内容。 -
@Chiggs 所有路径都是正确的......使用 -dbg - 没有变化
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@N8TRO 模拟简单项目（无内核）的工作原理..