如何将端口的转换约束从慢速更改为快速？答案

【问题标题】：How to change slew constraint for a port from slow to fast?如何将端口的转换约束从慢速更改为快速？
【发布时间】：2015-04-21 13:06:36
【问题描述】：

我正在尝试合成代码，没有错误，但在地图报告中我收到以下信息性消息：-

INFO:LIT:244 - 此设计中的所有单端输出都使用 slew 速率受限的输出驱动器。速度关键单端输出的延迟可以通过将它们指定为快速输出来显着减少示意图。

【问题讨论】：

您的设计中是否有“速度关键的单端输出”？
很抱歉，首先我需要知道什么是速度关键的单端输出？
您是否有任何输出接口与高速运行的外部芯片。高是相对的，但假设超过 100MHz？
不，我会尽量将我的输出连接到 LED 或 LCD 上.....
然后忽略该消息

标签： vhdl xilinx xilinx-ise

【解决方案1】：

该消息只是一条“供您参考”消息，因为您让该工具自动为所有引脚分配默认转换率。可以忽略。但是，如果您明确指定 IO 的转换率而不是让工具分配默认转换率，您可能会摆脱警告。您可能可以为每个引脚显式指定一个 SLOW slewrate，并以这种方式消除警告。

这是约束 IO 的用户指南（slew 位于第 251 页）： http://www.xilinx.com/support/documentation/sw_manuals/xilinx13_4/cgd.pdf 作为 FPGA 开发人员，您绝对应该学习如何约束 IO。这是一个相当重要的。对于每个引脚，您应该始终指定属性，例如：引脚编号、转换、IO 标准、上拉/下拉/无电阻、电流和负载。

关于选择快速或慢速转换速率。您应始终选择对您的设计来说足够快的最慢的转换速率。虽然更快的转换速度可以将延迟减少一纳秒左右，但这是它的唯一优势。但它有许多缺点，特别是当多个引脚同时改变状态时，会出现振铃、电磁辐射和极高的电流浪涌形式的信号质量下降。这可能会导致非常难以调试的稳定性问题，这是您不希望出现的。

【讨论】：

【解决方案2】：

尝试谷歌搜索该信息消息，这是弹出的第一页：

http://forums.xilinx.com/t5/Spartan-Family-FPGAs/designating-outputs-as-fast-outputs/td-p/247578

您可以在约束文件中添加转换速率约束，阅读 Austin 在 Xilinx 论坛上链接到的约束指南，了解如何执行此操作。请注意，您应该只需要增加“快速”切换的信号的转换速率

【讨论】：

我在来这里之前已经尝试过了。但问题是，即使在阅读了那个用户约束指南之后，我也无法把事情做好.....
如果您在应用 IO 约束时遇到特定问题，那么您应该为此创建一个新的堆栈溢出问题。您在这里提出的问题的答案很简单，就是您缺少明确的 IO 约束。