如何用VHDL实现数据监控？答案

【问题标题】：How to realize a data monitor in VHDL?如何用VHDL实现数据监控？
【发布时间】：2016-01-04 07:11:18
【问题描述】：

我不知道如何准确地描述它，但也许是这样的？

void monitor_thread(void)
{
    for(;;){
        if (data==10){
            data=0;
            data2++;
        }
    }
}

对我来说，我会在 VHDL 中这样实现：

signal data,data2:std_logic_vector(3 downto 0);
...
process(data)
begin
    case data is:
        when "0101" => data2<=data2+1;
        when others =>
    end case;
end process;

但是在 quartus II 中编译时会出现警告。我认为这不是正确的方法。有什么建议吗？

警告：

Warning (10492): VHDL Process Statement warning at xxx: signal "data2" is read inside the Process Statement but isn't in the Process Statement's sensitivity list
Warning (10631): VHDL Process Statement warning at xxx: inferring latch(es) for signal or variable "data", which holds its previous value in one or more paths through the process

【问题讨论】：

恐怕，完全不清楚您要达到的目标，
如果敏感度列表中没有data2，您将在data2 上创建锁存器，并使用从data 上的值派生的启用。取决于即使注册了data 也可能不安全的布局和布线——您可以在data 上的其他值之间增加data2。看来您应该使用时钟进程。和尤金·什一样。请注意，您没有提供Minimal, Complete, and Verifiable example，从而清楚地说明了所有这些以制定您可以使用的解决方案。
@EugeneSh。我正在尝试为数据创建一个监视器，当信号变为某个值时，它将强制信号变为一个新值。当计数器达到 10 时，类似于异步清除信号。

标签： signals vhdl monitor

【解决方案1】：

我们首先假设data 是一个在时钟clock 的上升沿更新的寄存器。然后data 每个时钟周期只会改变一次，因此，我们需要它与目标值比较每个时钟周期一次。这是通过另一个时钟进程实现的，该进程将data2 同步到clock：

process (clock)
begin
  if rising_edge (clock) then
    if data = x"0101" then 
      data2  <= data2 + 1; -- data2 of type unsigned, signed, or integer 
    end if;
  end if;
end process;

如果data 是某个组合逻辑的输出，其中该组合逻辑的输入是由clock 提供时钟的寄存器，那么data 在时钟周期内可能会发生多次变化。但是，您实际上只能依赖已确定的值，因为中间值取决于硬件中的实际延迟，因此不是确定性的。对于监控，您可以使用与上述相同的过程。

如果data 依赖于一些异步输入，那么您必须首先使用公共时钟同步这些输入。然后可以应用上面的解决方案。

【讨论】：

谢谢。所以我不能有一个异步监视器。我找到你了吗？
这对不对：进程是指同步动作，异步部分应该在进程之外实现。
@Ben 只有一个时钟进程意味着同步行为，但即使这个进程也可以进行异步重置。您总是必须等到信号更改完成，因此很难判断异步监视器应该如何工作。