VHDL - 将两个 8 位向量添加到 9 位向量中

Question

这是一个非常简单的问题，但我还没有完成这项工作，也没有在谷歌或这里进行任何搜索发现任何真正有用的东西。

我要做的只是添加两个 8 位向量并将结果存储在一个 9 位向量中。

signal operand1, operand2 : STD_LOGIC_VECTOR(7 downto 0);

signal sum : STD_LOGIC_VECTOR(8 downto 0);

sum <= operand1 + operand2;

但是我收到警告：

Width mismatch. <sum> has a width of 9 bits but assigned expression is 8-bit wide.

VHDL 不应该有某种内置例程来知道加法溢出需要额外的位吗？

我有这些包：

use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

也许 STD_LOGIC_VECTOR 总是被签名的？如果是这样，那么我需要将它们明确定义为无符号吗？

Answer 1

如果您的目标是对信号进行算术运算，请养成使用更适合该工作的类型声明它们的习惯：unsigned 或 integer 在您的情况下是不错的选择。

请注意，为防止溢出，您必须将前导“0”连接到每个操作数，而不是对结果执行此操作：

sum <= ('0' & operand1) + ('0' & operand2);

Answer 2

Use the standard ieee.numeric_std library.

然后将您的数字设为unsigned 或signed 类型，并使用方便的调整大小功能：

answer <= resize(operand1, answer'length) + resize(operand2, answer'length);

请记住，很多时候只使用整数要容易得多，不需要转换，而且算术不需要您跳过任何调整大小的环节！

Answer 3

上面的建议是正确的：在实现算术电路时使用 unsigned 或 signed 类型（记得在代码中包含 numeric_std 包）。

由于您的情况 sum 有一个额外的位（与最大的操作数相比），因此可以执行以下操作：

1) 如果系统是无符号的：

sum <= ('0' & operand1) + ('0' & operand2);

2) 如果系统是签名的（需要签名扩展）：

sum <= (operand1(N-1) & operand1) + (operand2(N-1) & operand2);

Answer 4

试试这个：在将结果写入更长的向量之前，将结果与“0”向量进行逻辑组合。对我来说它有效。

sum <= '0' & (operand1 + operand2);

希望有帮助:)