这个组合码产生锁存器正常吗？

Question

我正在调查哪种代码会/不会在不同的合成器上生成锁存器。下面的代码从 4 位输入驱动 7 段显示器。我希望它不会生成锁存器，因为条件信号分配中涵盖了所有可能的情况。

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity seven_seg_conditional is
    port (
        value: in std_logic_vector(3 downto 0);
        digit: out std_logic_vector(6 downto 0)
    );
end;

architecture behavior of seven_seg_conditional is
    signal value_int: integer range 0 to 15;
begin
    value_int <= to_integer(unsigned(value));

    digit <=
        "0111111" when value_int = 0 else
        "0000110" when value_int = 1 else
        "1011011" when value_int = 2 else
        "1001111" when value_int = 3 else
        "1100110" when value_int = 4 else
        "1101101" when value_int = 5 else
        "1111101" when value_int = 6 else
        "0000111" when value_int = 7 else
        "1111111" when value_int = 8 else
        "1101111" when value_int = 9 else
        "1110111" when value_int = 10 else
        "1111100" when value_int = 11 else
        "0111001" when value_int = 12 else
        "1011110" when value_int = 13 else
        "1111001" when value_int = 14 else
        "1110001" when value_int = 15;
end;

如果我通过 Quartus 13.0 运行它，每个输出都会生成一个锁存器。根据现行标准，合成器的这种行为是否正确？

注意：如果我使用 case 语句重写代码，则没有闩锁，即使我从未添加 when others 子句。如果我在末尾添加一个无条件 else 子句，也没有闩锁。

Answer 1

如果我通过 Quartus 13.0 运行它，每个输出都会生成一个锁存器。 根据正在进行的合成器，这是正确的行为吗 标准？

适用的标准（IEEE Std 1076.6-1999/2004, 8.9.5.1 Conditional signal assignment）定义了哪些句法结构将被识别用于合成，而不是如何解释它们。这留下了 VHDL LRM 中的语法含义（IEEE Std 1076-1993/2002，支持的年份因综合供应商而异，通常也不包括所有内容，VHDL 2008 没有标准）。

当您添加“无条件其他”时：

    "1110001" when value_int = 15 else (others => 'X');
end;  

认为转换函数基本上被忽略了，等价的条件表达式to_integer(unsigned(value)) = 15 等并没有涵盖value 的所有选择。此外，'X' 分配被忽略以进行综合，而 else 需要一些东西。

并发条件信号分配具有由 if then elsif then ... end if 组成的等效过程。您可以假设结尾 else 的存在表示所有选项都已涵盖。

在模拟过程中评估表达式（例如value_int = 15）。要么需要在语法中包含一些东西来表示所有选择都被覆盖，要么选择必须是全包的。

请注意，VHDL 模拟器通过 numeric_std TO_INTEGER 包输出断言警告“检测到元值，返回 0”，消除了原始并发信号分配语句表达式中的不确定性。使用value_int 的优势在于，当检测到“1”或“0”以外的值作为数组value 的元素时，只生成一个警告。

整数 value_int 的范围意味着位数组大小。类型转换对于涉及二进制逻辑的综合没有实际意义。

如果您忽略转换函数并通过综合“魔术”假设说 15 可以表示为二进制值，那么没有任何信号表明选择全部包含在内，没有尾随 else 不推断锁存器。

供应商能否更好地将并发信号分配转换为逻辑？很可能，通过不遵循原始数组子类型value。您描述的行为是否符合现行标准？它似乎是。标准倾向于回避供应商之间可能发生冲突的领域，而不是涵盖共同点。

您还可以想象对锁存器的推断应该有一些合理的限制，在这种情况下，因为评估表达式中的组合延迟（上升和下降时间的差异）。通过表示状态的门来推断闩锁启用通常是不安全的，在某些情况下推断闩锁启用应该是错误的，尽管闩锁的推断将与一个不匹配的热状态机或环形计数器一起工作计算 value 的表达式。