绘制VHDL框图的程序？ [关闭]答案

【问题标题】：Program for drawing VHDL block diagrams? [closed]绘制VHDL框图的程序？ [关闭]
【发布时间】：2009-07-20 22:09:46
【问题描述】：

是否有任何免费程序可以解析一组 VHDL 文件并从中构建框图？

我正在寻找一个程序，该程序将构建框图图像以与层次结构的文档一起使用，类似于 javadoc 在解析一系列类的文档后构建类图的方式。

【问题讨论】：

标签： diagram vhdl

【解决方案1】：

Altera 的 Quartus 可以编译 VHDL 并为您提供顶层原理图块，代表 VHDL 信号。赛灵思 ISE 也是如此。它不是开源软件，但可以免费下载和使用。

【讨论】：

只是好奇，但您不会碰巧知道它在 ISE 中的位置吗？
在赛灵思 ISE 中：当处于“实施模式”（可从层次结构树上方的组合框中选择）时，综合过程的子任务之一是“查看 RTL 原理图”。但是，这并没有显示VHDL实体的原始结构，它以原理图的形式显示了综合结果。这意味着一些实体被识别的 FPGA 单元替换/实现，因此它不能用于文档。

【解决方案2】：

反正没有什么开源的。不久前，我为 verilog 设计寻找类似的东西，但没有成功。

【讨论】：

【解决方案3】：

Synplify Pro 和 Synplify Premier 有一个 RTL 查看器，是我看过的程序中我最喜欢的程序。我还在 Xilinx ISE、Altera 的 Quartus 和 Mentor 的 HDL 设计器中看到了 RTL 查看器。

【讨论】：

【解决方案4】：

Mentor's HDL designer 用于此目的，但它不是免费的，尽管您可能可以获得打折的学生版。

正如 thetrus 所指出的，Quartus 也有一个 RTL 查看器，但它生成的图表质量很差——你不能真正将它们用于文档。它们对于捕获合成错误最有用。

【讨论】：

【解决方案5】：

HDL Works in Ede Netherlands 有 EASE，类似于 Mentor 的 HDL Designer 但更灵活，更便宜，我都用过。在这两者中，根据我的经验，EASE 更容易使用和维护。我发现 Mentor 工具难以使用且不稳定，但我认为它已经得到了改进。 EASE 更加直观，重点仍然放在代码上，而不是工具使用上。与 Xilinx、Synopsys 等公司的综合后工具不同，HDL Works 工具和 Mentor HDL Designer 是预先综合的。 Sigasi 是一个介于前后之间的工具。我见过但还没有使用过后者。看起来很有希望。链接： https://www.hdlworks.com/products/ease/index.html

http://www.sigasi.com/

【讨论】：

这 9 个！岁的问题有充分的理由关闭。 OP 正在询问免费工具，人们开始推销商业产品。与此同时，这个问题甚至不再相关，因为 FPGA 供应商在他们的设计软件中包含了这些工具：例如 Xilinx IP-integrator。