它是用 VHDL 还是 Verilog 编写的答案

【问题标题】：Is it written in VHDL or Verilog它是用 VHDL 还是 Verilog 编写的
【发布时间】：2016-02-24 12:53:07
【问题描述】：

我是 HDL 新手，只是想确认这些代码行是用 VHDL 还是 Verilog 编写的？

DE0_SOPC DE0_SOPC_inst(
                        // 1) global signals:
                         .clk(CLOCK_50),
                         .pll_cpu(),
                         .pll_sdram(DRAM_CLK),
                         .reset_n(system_reset_n));

【问题讨论】：

有点短，无法真正猜测，我只是简单地接触了VHDL，但这看起来不像。
我认为是 Verilog。见this question link。
它包含的文件名可能有线索，Verilog倾向于以*.v结尾
是的，它以 .v 扩展名结尾。那么 VHDL 文件使用什么扩展名呢？谢谢
用于VHDL文件的文件扩展名通常是.vhd或.vhdl。但是，这不是必需的。

标签： vhdl verilog hdl

【解决方案1】：

它是 Verilog。它是一个模块在另一个模块中的实例化。这就是你在 Verilog 中的做法；这不是你在 VHDL 中的做法。

【讨论】：

【解决方案2】：

是的。这些是verilog 代码行。根据您之前的 cmets，Type: .v 文件属于 verilog 代码。

【讨论】：