【发布时间】:2014-07-22 16:27:51
【问题描述】:
我在 foo_const.v 中定义了一个变量,它在 foo_const.v 中是这样定义的:
localparam NUM_BITS = 32;
然后我有另一个文件 foo_const_slice.v 这样做:
localparam SLICE_ADDR_BITS = NUM_BITS;
使用 vcs 命令可以很好地编译:
vcs -sverilog foo_const.v foo_const_slice.v
但是当我尝试使用 QuestaSim 时:
vlog -work work -sv foo_const.v foo_const_slice.v
我收到以下错误消息:
** Error: foo_const_slice.v(46): (vlog-2730) Undefined variable: 'NUM_BITS'.
【问题讨论】:
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NUM_BITS是否在任何范围内定义?我的意思是,它是在模块中还是在包中?
标签: embedded verilog fpga system-verilog