无法为模块创建符号文件，因为端口的类型不受支持

Question

我遇到了这个奇怪的问题，Quartus 不会为以下代码生成符号文件：

module bin_to_bcd #(parameter N_DIGITS = 4) (count, bcd_output);

input wire [$clog2(9999)-1:0] count;
output reg [(N_DIGITS<<2)-1:0] bcd_output;

integer i;
integer decade;

always @ (count) begin
    bcd_output = 'b0;
    for(i = $clog2(9999) - 1; i >= 0; i = i - 1) begin
        for(decade = 1; decade < N_DIGITS + 1; decade = decade + 1) begin
            if(bcd_output[(decade<<2) - 1 -: 4] >= 5) begin
                bcd_output[(decade<<2) - 1 -: 4] = bcd_output[(decade<<2) - 1 -: 4] + 3;
            end
        end

        bcd_output = bcd_output << 1;
        bcd_output[0] = count[i];
    end
end

endmodule

抛出的错误是：

10016 Can't create symbol/include/instantiation/component file for module "bin_to_bcd" because port "count" has an unsupported type

但是“计数”应该是“输入线”，而且我还有其他类似的代码可以正常工作。 也许我遗漏了一些明显的东西，但如果我能得到任何帮助，我将不胜感激。

我还应该提到，这段代码在 ModelSim-Altera 中的仿真中运行良好。

谢谢。

编辑：如果有人知道如何实现这一点，我还希望能够为输出指定一个数字作为参数。 注意：$clog2({N_DIGITS{9}}) 不起作用...

编辑#2：如果我反应缓慢，我很抱歉我正在处理其他事情。所以问题仍然存在，我还没有弄清楚为什么......这里有一些可能有用的见解。以下代码运行良好，并使用与 $clog2 相同类型的寄存器大小。如果有人看到我发布的代码和这个代码之间有任何差异，请上前大喊“我找到了！”，因为这让我发疯：P

module multiplexer #(parameter N_INPUTS = 2, parameter N_OUTPUTS = 1) (in, out, select);

generate
    if (N_INPUTS % N_OUTPUTS != 0) begin
        illegal_parameter_cant_divide_inputs_by_outputs non_existing_module();
    end
endgenerate

input wire [N_INPUTS-1:0] in;
input wire [$clog2(N_INPUTS/N_OUTPUTS) - 1:0] select; //THIS LINE WORKS FINE
output wire [N_OUTPUTS-1:0] out;

assign out = in[(select + 1) * N_OUTPUTS - 1 -: N_OUTPUTS];

endmodule

编辑#3：我实际上只是注意到多路复用器代码没有正确合成为符号（缺少选择端口...我应用了相同的修复程序，现在可以了）。

再次感谢任何帮助。

Answer 1

根据 Verilog-2005 和 SystemVerilog 语法，我无法发现您的代码有任何问题。使用各种模拟器，它在EDAplayground 上运行良好。如果bin_to_bcd 在.v 文件中，而multiplexer 有.sv 文件，则可能是文件的解析方式。 $clog2 不是 Verilog-2001 的内置类型，您可能需要确保 Verilog 文件被解析为 2005 而不是 2001。虽然我建议使用 SystemVerilog .sv 文件类型。

至于在N_DIGITS 的基础上制作$clog2(9999) 缩放，使用$clog2(10**N_DIGITS-1)。

您可能还想将$clog2(...) 分配给参数。 ANSI 标头样式示例：

module bin_to_bcd #(
  parameter N_DIGITS = 4,
  parameter IN_BITS = $clog2(10**N_DIGITS-1)
) (
  input wire [IN_BITS-1:0] count,
  output reg [(N_DIGITS<<2)-1:0] bcd_output );

Answer 2

我能够通过将$clog2 表达式设置为参数，然后使用该参数绑定总线来解决您的错误。

module test #(
    parameter N_DIGITS = 4,
    parameter int M = $clog2(9999) // see here
)(
    count, 
    bcd_output
);

input wire [M-1:0] count; // and here
output reg [(N_DIGITS<<2)-1:0] bcd_output;

integer i;
integer decade;

always @ (count) begin
    bcd_output = 'b0;
    for(i = $clog2(9999) - 1; i >= 0; i = i - 1) begin
        for(decade = 1; decade < N_DIGITS + 1; decade = decade + 1) begin
            if(bcd_output[(decade<<2) - 1 -: 4] >= 5) begin
                bcd_output[(decade<<2) - 1 -: 4] = bcd_output[(decade<<2) - 1 -: 4] + 3;
            end
        end

        bcd_output = bcd_output << 1;
        bcd_output[0] = count[i];
    end
end

endmodule

Can't create symbol/include/instantiation/component file for module "<name>" because port "<name>" has an unsupported type (ID: 10016)

原因：

您试图为 Verilog 设计文件 (.vhd) 中的指定模块创建符号/包含/实例化/组件文件。但是，模块上的指定端口具有符号/包含/实例化/组件文件无法表示的类型。不支持的端口类型包括 SystemVerilog 结构、接口或 modport。通常支持大多数数组或向量类型，但它们的边界必须由常量表达式或涉及模块参数和整数文字的简单算术表达式定义。由于指定端口的类型不受支持，Quartus II 软件无法为模块创建符号/包含/实例化/组件文件。

动作：

在模块声明中省略端口或更改其类型。

https://www.intel.com/content/www/us/en/programmable/quartushelp/13.0/mergedProjects/msgs/msgs/evrfx_symbol_cant_handle_verilog_port.htm

Answer 3

我不确定标准是怎么说的，但最好的做法是始终使用 ANSI 样式的端口，尤其是与 ANSI 样式参数结合使用时。

这看起来像：

module bin_to_bcd #(parameter N_DIGITS = 4) (input wire [$clog2(9999)-1:0] count, output reg [(N_DIGITS<<2)-1:0] bcd_output);