电气禁用 FPGA 区域？答案

【问题标题】：Electrically disabling FPGA Regions?电气禁用 FPGA 区域？
【发布时间】：2020-10-15 06:41:09
【问题描述】：

我从事 DPR 项目已经有一段时间了，我一直想知道是否有办法以电气方式禁用 FPGA 区域以降低芯片的静态功耗？

使用 Xilinx Vivado，我知道我能够定义 pblock 并告诉工具链不要在其中放置任何块/路由，但由于该区域仍然通电，我认为这里仍然会有一些泄漏电流；因此不会降低静态功耗。

鉴于我对 FPGA 架构的理解，我想可能有办法禁用整个时钟区域，但我无法确定。 Vivado 文档似乎没有指出这样做的方法。

此外，假设可以做到这一点，ICAP 是否仍能正常运行并可用于 DPR 目的？在我看来，如果尝试在禁用区域上使用 ICAP 重新配置 FPGA，这对 FPGA 部分没有任何作用，但我担心这会使 ICAP 挂起。

你们有没有找到办法做到这一点，或者有没有我遗漏的文档？

祝你有美好的一天。

【问题讨论】：

【解决方案1】：

据我所知，没有办法关闭 Xilinx FPGA 的一部分（以降低其静态功耗）。

您仍然可以进行时钟门控（关闭时钟滴答）以降低动态功耗，这通常是总体功耗预算的较大部分。

参见例如 UltraScale(+) 架构中的 BUFGCE 原语，它可以启用/禁用为特定区域提供时钟的时钟（page 29 of the UG572 (v1.10.1) “UltraScale 架构时钟资源”上的“BUFGCE 时钟缓冲区”一章")。

【讨论】：