如何使用 PLL 从非 50% 占空比时钟生成 50% 占空比时钟答案

【问题标题】：How to use a PLL to make a 50% duty cycle clock from a non 50% duty cycle clock如何使用 PLL 从非 50% 占空比时钟生成 50% 占空比时钟
【发布时间】：2019-08-09 18:25:49
【问题描述】：

我是 Verilog 的新手，我的任务是使用 PLL 产生一个新的时钟信号（我也不太熟悉）。输入时钟是 21 MHz 57% 占空比时钟（时钟周期旨在与 7 个数据位同步，因此在时钟的高位发送 4 个位，在低位发送另外 3 个位）。这是一个 Camera Link 时钟。

我想产生一个频率为 7 倍的时钟，这样我就可以与传入的 7 个数据位同步。由于我只想在上升沿触发我的逻辑，我猜这个输出时钟的占空比并不重要。但我完全不知道如何做到这一点。

我想也许我可以创建一个时钟分频器，因为我已经知道该怎么做。因为我知道输入时钟的频率是 21MHz，所以我可以制作一个 21*7 MHz 的时钟分频器，然后将其与原始时钟同步。但我想知道如何使用 PLL 来做到这一点。

我从哪里开始？

我正在使用 Xilinx ML605

【问题讨论】：

你还没有说你正在使用什么样的硬件。 PLL 是特定于设备的。此外，这个问题可能更适合Electrical Engineering。

标签： verilog fpga

【解决方案1】：

在赛灵思 ISE 中使用 Clocking Wizard。它将生成 HDL 代码以在您的硬件上例化一个 PLL。它会提示您输入和输出频率；根据您在问题中的描述，听起来您似乎掌握了继续进行所需的所有信息。

PLL 是 FPGA 上的硬宏，因此无法单独用 Verilog 来描述。可以直接实例化一个（而不是使用时钟向导），但要找出正确的参数来做到这一点会很困难，特别是如果您缺乏使用该部件的经验。

【讨论】：