【发布时间】:2021-10-27 22:14:38
【问题描述】:
我这里有一段 Verilog 代码
$size(data);
data 是一个 16 位数字。
但是,它在 Vivado 中出现错误。
error: system call size not allowed in this dialect use system Verilog mode
我已经尝试寻找解决方案,但没有运气,因此将其发布在这里。
【问题讨论】:
标签: size verilog system-verilog vivado