VHDL：类似于用于描述加法器的 Verlilog 语法

Question

我正在尝试复制此快捷方式，以便在分离输出进位和结果的同时轻松生成加法器：

reg [31:0] op_1;
reg [31:0] op_2;
reg [31:0] sum;
reg carry_out;

always @(posedge clk)
    { carry_out, sum } <= op_1 + op_2;

就我而言，可以使用非标准的ieee.STD_LOGIC_UNSIGNED。

我不想使用 VHDL-2008 功能，因为目前我被 Xilinx ISE 困住了。

Answer 1

太糟糕了，VHDL 2008 不是一个选项。如果是这样，以下将使它：

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity foo is
  port(
    clk:  in  std_ulogic;
    a, b: in  u_unsigned(31 downto 0); 
    s:    out u_unsigned(31 downto 0); 
    co:   out std_ulogic
  );  
end entity foo;

architecture rtl of foo is
begin

  process(clk)
  begin
    if rising_edge(clk) then
      (co, s) <= ('0' & a) + ('0' & b); 
    end if;
  end process;

end architecture rtl;

但是由于您使用旧版本，因此以下应该可以工作：

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity foo is
  port(
    clk:  in  std_ulogic;
    a, b: in  unsigned(31 downto 0);
    s:    out unsigned(31 downto 0);
    co:   out std_ulogic
  );
end entity foo;

architecture rtl of foo is
begin

  process(clk)
    variable tmp: unsigned(32 downto 0);
  begin
    if rising_edge(clk) then
      tmp := ('0' & a) + ('0' & b);
      s   <= tmp(31 downto 0);
      co  <= tmp(32);
    end if;
  end process;

end architecture rtl;

Answer 2

您必须将 op_1、op_2 扩展为 33 位（在顶部添加零，因为数字是无符号的，对于有符号值，您将复制最高位）。结果（总和）也必须是 33 位。

做一个普通的 33+33 位加法（所有的转换都用 VHDL）。
然后将 sum[32] 拆分为进位。