【问题标题】:Why the vivado 2017.4 is showing error here?为什么 vivado 2017.4 在这里显示错误?
【发布时间】:2020-05-04 11:49:27
【问题描述】:

我的代码是:

module circuilar_fifo;
localparam B=3,W=2;
input wire clk,reset,wr,rd;
input wire [B-1:0] wr_data;
output wire [B-1:0] rd_data;
output wire full,empty;

这不是声明输入输出的正确方法之一吗?但是为什么Xilinx vivado 2017.4 webpack 版会显示这个

端口 rd_data 未定义

为什么会这样?我哪里错了?我可以在

中设计代码
module circular_fifo(
input wire [B-1:0] wr_data;
input wire clk,reset
............
 );

但是第一个编码设计有什么问题?

【问题讨论】:

标签: verilog xilinx vivado vlsi iverilog


【解决方案1】:

在第一种样式中,模块头需要一个端口名称列表,因此:

module circular_fifo(clk, reset, wr, rd, rd_data, wr_data, full, empty);

【讨论】:

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