模拟测试台时没有得到任何波形（Verilog）答案

【问题标题】：Not getting any waveforms when simulating test bench (Verilog)模拟测试台时没有得到任何波形（Verilog）
【发布时间】：2021-09-17 05:20:26
【问题描述】：

我是 Verilog HDL 编程的初学者。我正在使用 ModelSim 软件。

问题是使用下面的代码运行测试台时，我在波形窗口中看不到任何波形：

fulladder.v:

module fulladder (carry, sum, A, B, Cin);
output carry, sum;
input A, B, Cin;
wire [2:0] w;

and (w[0], B, Cin);
and (w[1], A, Cin);
and (w[2], A, B);
or (carry, w[0], w[1], w[2]);
xor (sum, A, B, Cin);
endmodule

fulladder_testbench.v：

module fulladder_testbench;
reg A, B, Cin;
wire carry, sum;

fulladder FA(carry, sum, A, B, Cin);

initial
begin       
    A=1'b0; B=1'b0; Cin=1'b0;   //000   at time 0s
    #5 A=1'b1; B=1'b0; Cin=1'b0;    //100   5s
    #5 A=1'b1; B=1'b1; Cin=1'b0;    //110   10s
    #5 A=1'b1; B=1'b1; Cin=1'b1;    //111   15
    #5 A=1'b0; B=1'b1; Cin=1'b1;    //011   20
    #15 A=1'b0; B=1'b0; Cin=1'b1;   //001   35
    #5 $finish;         //  40
end

initial
begin
    $monitor($time, " Carry = %b, Sum = %b\n", carry, sum);
end

endmodule

任何帮助将不胜感激。

谢谢

【问题讨论】：

我确实解决了。我只需要在运行之前将输入/输出拖到波形窗口中。非常愚蠢的错误。

标签： verilog hdl modelsim

【解决方案1】：

我真的解决了。我只需要在运行之前将输入/输出拖到波形窗口中。非常菜鸟的错误

【讨论】：

【解决方案2】：

按原样添加以下代码。

initial 
begin 
 $shm_open("waves.shm"); $shm_probe("AS"); 
end

【讨论】：

您好，我在 fulladder_testbench.v 文件中添加了 sn-p，就在 'endmodule' 语句之前，它仍然无法正常工作
这是错误：Warning: (vsim-PLI-3003) [TOFD] - System task or function '$shm_open' is not defined. # Time: 0 ps Iteration: 0 Instance: /fulladder_testbench File: C:/Users/drb_4/OneDrive/Escritorio/HDL/test/fulladder_testbench.v Line: 8 # ** Warning: (vsim-PLI-3003) [TOFD] - System task or function '$shm_probe' is not defined. # Time: 0 ps Iteration: 0 Instance: /fulladder_testbench File: C:/Users/drb_4/OneDrive/Escritorio/HDL/test/fulladder_testbench.v Line: 8

【解决方案3】：

如果要保存波形以便在仿真完成后能够调试，则需要转储波形。有很多方法可以做到这一点，具体取决于您的模拟器。转储文件可能很大。 Mentor 有自己的格式，称为 WLF（波形日志文件）。但是 IEEE 标准之一是可以通过许多工具查看的值更改转储文件 (VCD)。请参阅 $dumpfile 和 $dumpvars。对于 modelsim，您可以转储 VCD 并使用 vcd2wlf 生成 WLF。或者在sim命令行中使用add wave，这将直接创建WLF文件。

【讨论】：