使用行为模块的赛灵思 ISE 后布局和布线仿真答案

【问题标题】：Xilinx ISE Post Place and route simulation using behavioral modules使用行为模块的赛灵思 ISE 后布局和布线仿真
【发布时间】：2013-11-11 20:25:32
【问题描述】：

我已经创建了一个 verilog 模块 A，并为此模块创建了一个名为 A_tb 的测试台。

测试台包含连接到测试台中 A 实例的其他模块（B、C）的实例。

我可以正确生成 A 的后期综合时序，并希望使用测试台 A_tb 运行 PnR 后期仿真。

在测试台上运行行为模拟可以正常工作，并产生正确的结果。

运行 PnR 后的模拟会导致无法找到模块 B、C 的错误。是否有可能在行为上模拟这些模块，只是为了为 A 的 PnR 时序模型生成刺激？

编辑：使用 XST 进行综合和 PnR 后时序，使用 isim 进行仿真。

【问题讨论】：

你如何以及在哪里设置$sdf_annotate？，你可能选择了错误的范围
我不知道 $sdf_annotate 是什么，正在查找。
$sdf_annotate 用于将 PnR 后时序信息应用于仿真。当我看到 post-PnR 时，我不小心认为这是与时间注释相关的问题。它可以生成类似的错误消息。

【解决方案1】：

您应该能够在这两种情况下使用相同的 B/C 模块运行模拟。

对于有效的行为模拟，模块 A、B 和 C 是否都在同一个文件中？如果是这样，您应该将模块 B 和 C 拆分为与模块 A 分开的文件，然后将模块 B 和 C 加载到新文件中。

【讨论】：

感谢您的回复！我将模块拆分为单独的文件。
通过 IDE。我选择了 A 模块作为实现流程的顶层。然后我切换到模拟流程，选择 A_tb，切换到 PnR 后，然后单击模拟。 A被合成，时序模型被生成，isim正确地为A使用这个模型。问题是B和C，它说“B_instance从未知模块实例化”
这不是 Verilog 编码问题。您需要从供应商处获得有关使用 IDE 的帮助。