【发布时间】：2021-12-31 19:42:39
【问题描述】：
SystemVerilog 中是否有可以使用 logic 但不能使用 reg 的区域？
我找了很多关于这个问题的答案，但没有一个。
【问题讨论】：
【发布时间】：2021-12-31 19:42:39
【问题描述】：
根据 IEEE Std 1800-2017 第 6.11.2 节 2 状态（二值）和 4 状态（四值）数据类型：
关键字 reg 并不总是准确地描述用户意图，因为它 可以被理解为暗示一个硬件寄存器。关键字 logic 是 一个更具描述性的术语。 logic 和 reg 表示相同的类型。
由于它们表示相同的类型，因此它们应该可以互换。
【讨论】：