Basys2 FPGA板上的VHDL简单七段显示

Question

所以我是 FPGA 世界的新手，我是 VHDL 语言的新手。我试图点亮我的七段显示器，但我总是遇到错误。下面的代码仅适用于在开关打开时在七段显示第一，当您打开开关时，LED 会打开。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity binarycnt is
    Port ( clk : in STD_LOGIC;
              switches : in  STD_LOGIC_VECTOR(7 downto 0);
           LEDs : out  STD_LOGIC_VECTOR(7 downto 0);
           segments : out  STD_LOGIC_VECTOR(7 downto 0);
              anodes : out STD_LOGIC_VECTOR(3 downto 0));
end binarycnt;

architecture Behavioral of binarycnt is
begin
LEDs <= switches;
process (clk, switches)
    begin
        if(switches(0) = '1') then
                segments(1) <= '0';
                segments(2) <= '0';
                anodes(3) <= '0';

        elsif rising_edge(clk) then 
            segments(0) <= '1';
                segments(1) <= '1';
                segments(2) <= '1';
                segments(3) <= '1';
                segments(4) <= '1';
                segments(5) <= '1';
                segments(6) <= '1';
                segments(7) <= '1';
                anodes(0) <= '1';
                anodes(1) <= '1';
                anodes(2) <= '1';
                anodes(3) <= '0';
        end if;
    end process;
end Behavioral;

我尝试过这样做：

segments <= switches

用七段开关点亮任何灯条，但我不断收到此错误：

信号段 无法合成，同步描述错误。 您用于描述同步元素的描述样式 当前软件不支持（寄存器、内存等） 释放。

我正在寻找一种用开关点亮七段的方法，哦，这是我第一次使用时钟，所以如果我的实现有误，我深表歉意。任何帮助，将不胜感激。谢谢。

Answer 1

您的错误消息是说您的合成器不知道如何设计与您的代码行为方式相同的电路。这就是合成器应该做的事情 - 设计一个行为方式与您的代码完全相同的电路。

你期待什么电路？你能画出来吗？你有想过吗？当您使用 HDL 设计硬件时，您应该知道您期望综合哪些硬件。不是确切地是什么硬件，而是大致的。

您是否模拟了这段代码？它的行为是否如您所愿？在合成之前始终进行模拟。

一旦您知道您期望合成什么硬件，您就可以相应地编写您的 (V)HDL。您的 VHDL 应符合少数模板之一。还有更多关于here 的内容。