如何在 VHDL 中编写具有输入相关范围的 std_logic_vector 赋值？

Question

我正在尝试将 std_logic_vector 的某些部分复制到另一个位置（索引），具体取决于输入。这可以在 Vivado 中合成，但我想使用另一个工具（SymbiYosys，https://github.com/YosysHQ/SymbiYosys）进行形式验证。 SymbiYosys 可以使用 Verific 作为前端来处理 VHDL，但 Verific 不接受这一点。这是重现问题的一小段代码。 Verific 抱怨“左范围界限不是恒定的”。那么，有没有办法让 Verific 接受这样的变量范围分配？

我已经找到了这篇文章VHDL: slice a various part of an array，它建议使用循环并按位分配值，但我宁愿不更改我的代码，因为它适用于 Vivado。此外，我认为这样的循环会损害代码的可读性，可能还会损害实现效率。因此，我正在寻找一种不同的方法（也许是一种将这个错误变成警告的方法，或者是不那么激烈的代码修改）。

library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.NUMERIC_STD.all;

entity test is

port(
    clk         : in std_logic;
    prefix      : in std_logic_vector(  8*8 -1 downto 0);
    msgIn       : in std_logic_vector(128*8 -1 downto 0);
    msgLength   : in integer range 1 to 128;

    test_out    : out std_logic_vector((128+8)*8 -1 downto 0)
);

end test;

architecture behav of test is
begin

process (clk)
begin
    if rising_edge(clk) then

        test_out <= (others => '0');
        test_out((msgLength+8)*8 -1 downto msgLength*8) <= prefix;
        test_out( msgLength   *8 -1 downto           0) <= msgIn(msgLength*8 -1 downto 0);

    end if;
end process;

end behav;

Answer 1

应该做一些改变（如果您的工具支持srl 和sll 运算符）。首先左对齐你的消息（左移），用你的前缀向左填充，最后右移：

process (clk)
    variable tmp1: std_logic_vector(128*8 -1 downto 0);
    variable tmp2: std_logic_vector((128+8)*8 -1 downto 0);
begin
    if rising_edge(clk) then
        tmp1 := msgIn sll (8 * (128 - msgLength));    -- left-align
        tmp2 := prefix & tmp1;                        -- left-pad
        test_out <= tmp2 srl (8 * (128 - msgLength)); -- right-shift
    end if;
end process;

备注：

1. 如果您的工具不支持std_logic_vector 上的srl 和sll 运算符，请尝试使用bit_vector。 srl 和 sll 已于 1993 年在标准中引入。示例：

   process (clk)
       variable tmp1: bit_vector(128*8 -1 downto 0);
       variable tmp2: bit_vector((128+8)*8 -1 downto 0);
   begin
       if rising_edge(clk) then
           tmp1 := to_bitvector(msgIn) sll (8 * (128 - msgLength));
           tmp2 := to_bitvector(prefix) & tmp1;
           test_out <= to_stdlogicvector(tmp2 srl (8 * (128 - msgLength)));
       end if;
   end process;
   

2. 合成结果可能是巨大而缓慢的，因为这个 1088 位桶形移位器具有 128 种可能的不同移位是一种怪物。

3. 如果您有时间（我的意思是几个时钟周期）来做这件事，可能有更小更高效的解决方案。