Verilog中的频率计数器

Question

尝试在 Verilog 中实现频率计数器。 我需要的是一个时钟输入、一个计数输出和一个复位输入。 行为应该是这样的：

• 内部 reg 或线变量对应用于时钟输入的时钟脉冲进行计数
• 每当一个复位脉冲到来时，它应该将计数值传送到输出中，直到下一个时钟脉冲到来，并复位内部变量。

下面给出一个简单的代码：

module counter(

input rst,
input clk,

output [31:0] countout
//output [31:0] count
);

wire rst;
wire clk;

reg [31:0] countout=0;
reg [31:0] count=0; 

always @ (posedge clk)
    begin
        count = count + 1'b1;
    end

always @ ( posedge rst )
    begin
        countout = count;
    end

always @ ( negedge rst )
    begin
        count = 0;
    end
endmodule

但是，Vivado 不允许这样做，因为计数变量是一个多驱动网络。显然，count 不能在 2 个不同的 always 块中更改。你知道我该如何实现吗？谢谢。

Answer 1

我在下面重写了你的代码。它是根据行业惯例重写的。

module counter(

input rst,
input clk,

output wire [31:0] countout // should be wire for assign.
//output [31:0] count
);

wire rst;
wire clk;

reg [31:0] countout; // = 0 -- do not initialize it here
reg [31:0] count; // = 0 

  always @ (posedge clk or negedge rst)
    begin
      if (rst == 0) 
        count <= 0;
      else
        count <= count + 1'b1;
    end

assign  countout = count;

endmodule

正如您所提到的，综合工具不支持从 2 个不同的始终块驱动“计数”，并在模拟中创建比赛。为避免这种情况，变量的所有驱动都必须使用单个始终块来完成，如我的示例所示。

根据您的代码，您尝试为计数器实现异步重置。在我的示例中，此功能是使用 rst 的否定和块中的 if 语句的常见做法实现的。

您不需要使用任何额外的触发器来驱动“countout”输出。一个简单的assign 语句就足够了。在 Verilog 中，您只需要确保 lhs 是 wire。

而且，您应该在创建 flops 时使用非阻塞赋值 <=。

另外，不要在声明时初始化变量。这也会创建多个驱动程序，并且可能无法合成。

在处理 verilog 时，请记住您描述的是由设备和连接组成的硬件。每个 always 块本质上定义了一个带有输入和输出的单独设备。 'assign' 和模块端口表示这些设备之间的连接。

下面是一个简单的测试平台，可以帮助您测试您的计数器：

module tb;
  reg rst;
  reg clk;
  wire[31:0] count;
  integer i;

  counter counter(rst, clk, count);
  
initial begin 
  
  // print counter
  $monitor(count);
  
  clk = 0;
  
  // toggle reset
  rst = 1;
  #5 rst = 0;
  #5 rst = 1;
  
  // run 5 clock cycles
  for (i = 0; i < 10; i = i+1) 
    #5 clk = ~clk;
  
  // done
  $finish;
end
endmodule

Answer 2

您的设计存在几个问题。

首先，vivado 会找到 3 个时钟：

• clk 摆姿势
• rst 摆姿势
• rst 下降沿。

我认为你只需要一个时钟。

那么你应该像这样写你的过程：

always @ (posedge clk)
begin
        // your code here
end

其次，你应该使用非阻塞赋值<=进行同步寄存器。

然后，据我了解，rst 的行为并不是真正的重置，而是一个简单的输入«按钮»。并且您需要知道是否出现边缘。

我认为您应该将 rst 的混淆名称更改为 btn 之类的名称。你应该检测上升沿和下降沿保存以前的值：

input btn;

reg btn_old, btn_rise, btn_fall;

always @ (posedge clk)
begin
    btn_rise <= 1'b0;
    btn_fall <= 1'b0;
    if(!btn_old && btn) begin
        btn_rise <= 1'b1;
    end
    if(btn_old && !btn) begin
        btn_fall <= 1'b1;
    end
    btn_old <= btn;

然后您可以使用btn_fall 和btn_rise 作为您的计数器。