ARM Cortex M4 处理器上的 DSB

Question

我已阅读 ARM 文档，似乎他们在某些地方说 Cortex M4 可以重新排序内存写入，而在其他地方则表明 M4 不会。

具体来说，我想知道是否需要 DBM 指令，例如：

volatile int flag=0; 
char buffer[10]; 
void foo(char c)
{     
      __ASM volatile ("dbm" : : : "memory");
      __disable_irq(); //disable IRQ as we use flag in ISR
    buffer[0]=c;
    flag=1;
      __ASM volatile ("dbm" : : : "memory");
      __enable_irq(); 
}

Answer 1

呃，这取决于你的flag是什么，而且它也因芯片而异。

如果该标志存储在内存中：

这里不需要DSB。访问标志的中断处理程序必须首先从内存中加载它。即使您之前的写入仍在进行中，CPU 也会确保存储之后的加载将以正确的顺序发生。

如果您的标志存储在外围存储器中：

现在变得有趣了。让我们假设标志位于某些硬件外围设备中。对它的写入可能会使中断挂起或确认中断（也就是清除挂起的中断）。与上面的内存示例相反，这种效果在 CPU 不必先读取标志的情况下发生。所以商店和装载的自动排序不会帮助你。此外，由于 CPU 和外设之间的时钟域不同，写入标志可能会以惊人的长延迟生效。

因此可能会发生以下情况：

• 您编写 flag=1 以清除已处理的中断。
• 您可以通过调用__enable_irq() 来启用中断
• 中断已启用，对 flag=1 的写入仍处于挂起状态。
• 哇，一个中断挂起，CPU 跳转到中断处理程序。
• flag=1 生效。您现在处于中断处理程序中，无事可做。

在__enable_irq() 前面执行一个DSB 可以防止这个问题，因为flag=1 触发的任何东西都会在__enable_irq() 执行之前生效。

如果你认为这个案例纯粹是学术性的：不，这是真的。

想想实时时钟。这些通常以 32khz 运行。如果您从以 64Mhz 运行的 CPU 写入其外围空间，则可能需要高达 2000 个周期才能使写入生效。现在对于实时时钟，数据表通常会显示特定的序列，以确保您不会遇到这个问题。

但是，慢速外围设备也会发生同样的事情。

我的个人轶事是在项目后期实施节电时发生的。一切正常。然后，我们将 I²C 和 SPI 外设的外设时钟速度降低到我们可以避免的最低速度。这可以节省大量电力并延长电池寿命。我们发现突然间中断开始做意想不到的事情。他们似乎每次都会开火两次，造成严重破坏。在每个受影响的中断处理程序的末尾放置一个 DSB 解决了这个问题，因为 - 您可以猜到 - 由于外围时钟速度较慢，较低的时钟速度导致我们在清除中断源之前离开中断处理程序。

Answer 2

Cortex M4 generic device user guide 的这一部分列举了可能影响重新排序的因素。

• 处理器可以重新排序一些内存访问以提高效率，前提是这不会影响指令序列的行为。

• 处理器有多个总线接口

• 内存映射中的内存或设备具有不同的等待状态

• 一些内存访问是缓冲的或推测的。

您还应该记住，DSB 和 ISB 通常都是必需的（按此顺序），并且 C 不对顺序做出任何保证（线程内 vol​​atile 访问除外）。

您经常会观察到，短流水线和指令序列可以以这样的方式组合，使得竞争条件似乎无法通过特定的编译映像达到，但这不是您可以依赖的。时序条件可能很少（但可能），或者后续代码更改可能会更改生成的指令序列。