使用相同的寄存器执行 ADD 和 SW 时 MIPS 中的数据危险？答案

【问题标题】：Data hazard in MIPS when performing ADD and SW with the same registers?使用相同的寄存器执行 ADD 和 SW 时 MIPS 中的数据危险？
【发布时间】：2020-07-10 09:17:52
【问题描述】：

MIPs Datapath Im referring to 假设我们这里有 MIP 汇编程序，其中包含 5 阶段流水线 IF/ID/EXE/MEM/WB 没有转发，并假设所有指令都经过每个阶段，即使它可能不会产生有意义的结果：

...
add $t0, $s1, $s0
sw  $t0, 0($s2)
...

是否存在 RAW 数据危害？我目前的思考过程是：
$t0 内存[0 + $s2]
然后是 Read After Write，因为我们首先写入 $t0（在添加时），然后我们读取 $t0 以将其放入内存。此外，当 SW 为 ID 时，ADD 在 ALU/EXE 阶段执行加法。所以 SW 的 ID 阶段在 ADD 可以写回结果之前反刍 $t0 的值。

我知道有一个类似的问题： Is there an execute-store data hazard in MIPS?
但我的情况非常具体，这对我没有多大帮助，因为他认为指令可以在不使用某些阶段的情况下执行。

【问题讨论】：

标签： assembly mips pipelining

【解决方案1】：

是的，当然存在 RAW 危险。一条指令读取前一条指令的结果，间隔远小于流水线长度。维基百科：https://en.wikipedia.org/wiki/Classic_RISC_pipeline#Data_hazards

当指令在寄存器文件中可用之前尝试使用数据时，就会发生数据危险。

像 R2000 这样的经典商业 MIPS 具有绕过转发功能，并且不必停止，因为其转发逻辑检测到危害（仍然存在 em>) 并将 EX 结果从add 转发到sw 的寄存器读取复用器。所以前进到管道的其余部分，该指令的转发值为$t0，寄存器文件值为$s2。 https://en.wikipedia.org/wiki/Classic_RISC_pipeline#Solution_A._Bypassing

如果没有绕过转发，是的，您实际上必须停止。假设SW 仍然在正常时间，在 ID 阶段从寄存器文件中读取其输入操作数。 IDK 如果您可以让存储延迟读取其数据寄存器（在 MEM 状态开始时）以将停顿周期数减少 1 是合理的，但这可能需要寄存器文件中的额外读取端口，因为 ID 阶段可能还要阅读 2 条说明。

您的管道仍然需要检测危害并能够停止它 (https://en.wikipedia.org/wiki/Classic_RISC_pipeline#Solution_B._Pipeline_interlock)。简单 ALU 指令的有效延迟比 1 个周期差是非常可怕的，这就是为什么所有现实世界的 RISC 管道都进行转发而不是仅仅检测和停止。编译器有足够的时间调度代码来填充加载延迟和分支延迟槽，而不必为每条简单的 ALU 指令隐藏延迟！

【讨论】：

谢谢，这很有帮助。

【解决方案2】：

这确实是一个管道危险，要缓解需要绕过。观察到第二条指令所需的 value 实际上仅在需要时可用，这是绕过的基础。在一个简单的流水线中，计算的值在目标寄存器中写入之前是不可用的，这是在实际计算值之后的一个周期左右；但是，通过绕过，我们可以更快地重定向计算值（放弃寄存器写入）。

【讨论】：