VHDL将十进制值分配给std_logic_vector答案

【问题标题】：VHDL assigning decimal values to std_logic_vectorVHDL将十进制值分配给std_logic_vector
【发布时间】：2012-09-02 15:32:08
【问题描述】：

我正在尝试将十进制值添加到 10 位 std_logic_vector 而不必描述每一位。尽管在这种特定情况下可能不值得麻烦，但我相信将来知道它会非常好。到目前为止，我有：

    signal h_cnt : std_logic_vector(9 downto 0);
    ... --code
    h_cnt <= std_logic_vector(to_unsigned(9, 10));

我收到一条错误消息：

*Error (10482): VHDL error at vhdl_vga.vhd(70): object "to_unsigned" is used but not declared *

有人可以帮我做这个吗？

提前致谢

【问题讨论】：

【解决方案1】：

我不得不更换我正在使用的库。

    use ieee.numeric_std.all;

是我需要的。

【讨论】：