在凿子中生成用于模拟的寄存器延迟

【问题标题】：generate register delay for simulation in chisel在凿子中生成用于模拟的寄存器延迟
【发布时间】：2021-07-29 09:29:32
【问题描述】：

当我使用 Verilog 时，我想这样定义一个寄存器：

reg [7:0] cnt;
always @ (posedge clk) begin
   cnt <= #1 cnt + 1;
end

由于使用了#1，所以波形中的clk位姿后面的寄存器会有一点变化，调试的时候会很清楚。

我想知道我是否可以在 chisel3 中做到这一点？既可以通过Firrtl生成Verilog，也可以在iotester中生成“vcd”波形。

【问题讨论】：

标签： verilog chisel vcd gtkwave

【解决方案1】：

您无法在 Chisel 中执行此操作。 Chisel 仅支持针对同步数字设计的 Verilog 的一小部分可综合子集。 Chisel 精神的一个重要部分是模拟与合成相匹配（您正在模拟您正在录制的内容）。虽然我在更清晰的波形中完全看到了用例，但延迟的作用远不止于此，而且并不真正适合 Chisel 试图完成的任务。

如果波形查看器自己提供视觉提示来帮助使其更清晰，而不是强迫用户诉诸延迟技巧，那就太好了。

【讨论】：