我们正在检查算法在 FPGA 与 Normal Quad x86 计算机上运行的速度。
现在在 x86 上，我们多次运行该算法，并取一个中值以消除操作系统开销，这也“清除”了曲线中的错误。 那不是问题。
FPGA 算法中的度量是以周期为单位，然后将周期计时，而 FSMD 无论如何都可以轻松计算周期...
我们认为计数周期过于“纯”度量，理论上可以做到这一点，不需要进行实际度量或在真实 FPGA 中运行算法。
我想知道是否有论文或一些想法来进行实时测量。
【问题讨论】：
标签： measurement fpga units-of-measurement
如果您试图确定您的 FPGA 实现具有竞争力或优越性，因此可能在现实世界中有用，那么我鼓励您比较多处理器与 FPGA 实现上的**挂钟时间**。这也将有助于确保您不会忽视 FSM + 数据路径之外的性能影响（例如 I/O 延迟）。
我同意仅报告周期计数不具代表性，因为 FPGA 周期时间可能是现成商品微处理器的 10 倍。
现在提供一些额外的不请自来的建议。我参加过无数的 FCCM 会议和类似的会议，并且我听过很多几十篇 FPGA 实现与 CPU 实现性能比较的论文。很多时候，一篇论文比较了耗时数月的定制 FPGA 实现与一个 CPU+软件实现，其中工程师只是将基准源代码从架子上拿下来，编译它，然后在一个下午运行它。我不觉得这样的介绍特别引人注目。
公平的比较将评估使用最佳实践、最佳可用库（例如英特尔 MKL 或 IPP）、跨多个内核使用多线程、使用矢量 SIMD（例如 SSE、AVX...）而不是标量计算，使用分析器之类的工具来消除容易修复的浪费，并使用 Vtune 来理解和调整缓存+内存层次结构。此外，请务必报告 FPGA 与软件实现所花费的实际工程时间。
更多免费建议：在这些以能量为中心的时代，结果/焦耳可能胜过结果/秒，请考虑报告您的实施的能源效率。
更多免费建议：要在“quad x86”上获得最多可重复次数，请务必停止机器，关闭后台处理器、守护程序、服务等，断开网络。
黑客愉快！
【讨论】：