使用 emacs auto 实例化存根模块（输入 = 0，输出 = []答案

【问题标题】：using emacs auto's to instansiate a stub module (inputs=0, outputs=[]使用 emacs auto 实例化存根模块（输入 = 0，输出 = []
【发布时间】：2015-09-19 22:55:18
【问题描述】：

我正在尝试编写一个包含几个相同模块实例的顶级 Verilog。第一个实例应该是外部连接的，而其他实例应该是浮动的。谁能帮我使用带有AUTO_TEMPLATE的AUTO让emacs将所有输入连接为零，并将所有输出留空[]。我在模块 IO 名称中没有任何标识表明它是输入还是输出（所以我不能使用通配符）该工具是否可以自行识别所有输入（并连接到零）和所有输出（并保持浮动）？谢谢

【问题讨论】：

能否编辑您的问题以包含一个示例？
我假设您使用的是verilog-mode。您可能想要使用 AUTOTIEOFF 和/或 AUTOUNUSED，请参阅幻灯片 19 here

标签： emacs verilog

【解决方案1】：

我已经设法通过使用带有 lisp 的 auto_template 来实例化这些模块：

/* module_name AUTO_TEMPLATE ( .(.*) (@"(if (equal vl-dir \"output\") \"\" (concat vl-width \"'b0\"))"), );

*/ 那样 - 所有输入都是 0，输出不连接！！

【讨论】：

嗨，当我尝试这个时，我得到：在替换文本中无效使用'\'