尝试通过示例了解时钟周期是什么答案

【问题标题】：An attempt to understand what a Clock cycle is through example尝试通过示例了解时钟周期是什么
【发布时间】：2013-01-27 00:06:09
【问题描述】：

我试图完全理解什么是时钟周期，所以我想出了一个测试示例，希望有人确认或消除并提供更好的理解。如果我有这行简单的代码，一个while循环，在设备上运行

while(true)
{
  int x = 5;
}

命令：int x = 5 每个时钟周期执行一次吗？换句话说，时钟速度是指设备在单位时间内能够读取和执行命令的速度吗？

【问题讨论】：

【解决方案1】：

时钟周期只是驱动处理器逻辑的振荡器的单个周期，处理器在该周期内可能实现的目标取决于处理器架构和其他因素，例如内存速度。

您示例中的代码是高级语言，如果直接翻译，几乎可以肯定会翻译成多个机器级指令。以伪机器码为例：

loop:
   MOV addrx,#5
   JMP loop

每个循环至少需要两个机器周期。高级代码和生成的机器指令之间几乎没有或没有确定性关系；虽然在这个简单的情况下，它可能看起来如此。

处理器实现指令集的方式使问题更加复杂。典型的 RISC 处理器在单个周期内执行一条指令，而在 CISC 处理器上，不同的单个指令根据其复杂性分别占用不同的周期数。

另一个考虑因素是内存总线延迟。通常，处理器执行指令的速度比它访问内存的速度要快，闪存通常尤其如此。访问较慢内存的指令可能会引入等待状态，在这种情况下，处理器会停止直到数据到达。

某些处理器具有并行执行指令的能力，允许在一个周期内执行多条指令。其他人则采用 SIMD（单指令多数据）指令，可以同时对不同的数据执行相同的操作。

另一种影响指令吞吐量的技术是流水线，其中一条指令可能需要多个周期，但可以在每个周期启动一条新指令，因此假设 5 个四周期指令一个接一个地启动，结果每个周期产生一次。

一些处理器采用哈佛架构，该架构使用单独的总线来允许同时获取数据和指令。

采用其他技术来维持指令吞吐量，例如分支预测。高级语言编译器通常会生成代码，最大限度地发挥上述所有技术的潜力。

通常为特定架构提供的性能衡量标准是 MIPS/MHz - 表示每个时钟周期通常执行的指令数（在多个时钟周期内摊销）。例如，ARM Cortex-M3 管理 1.25 MIPS/MHz，而 Renesas SH-4 达到 1.8 MIPS/MHz。

【讨论】：

【解决方案2】：

不幸的是，它并不像你建议的那么简单。

尽量简单地说，时钟周期是同步操作电路从一个定义状态切换到下一个定义状态所需的时间。

事实上，它通常与 CPU 执行指令的时间有关。您可能需要查看 CPU 手册，执行时间通常以执行所需指令所需的时钟周期数给出。

不幸的是，在现实中它并不是那么简单，因为稍微聪明的 CPU 如果满足特殊要求就能够更快地执行指令。例如。通过将指令推送到指令管道，cpu 可能已经开始对下一条指令进行操作，而占用超过一个时钟周期的部分 previos 指令仍在处理中。

如果指令的重新排序不会改变程序流程或指令被提前推测性地计算，那么指令甚至可能会被重新排序。

另一方面，一条指令在时钟周期方面可能需要更长的时间，如果必须从内存中获取指令，这将花费更多时间。

【讨论】：

【解决方案3】：

我从哪里开始......

任何处理器都有一个“时钟”，可确保电子器件有时间在下一件事发生之前从一种状态转换到另一种状态。在现代设备的速度下，没有什么是“瞬间的”——一个“台阶”变成了一个“斜率”，即使是很短的轨迹也会导致电信号传输的延迟。

根据 CPU 的架构，它可以“在一个时钟周期内”执行某些操作，而其他操作则需要“多个周期”。想想长除法——你做了一系列的减法——移位操作，直到你完成了前一部分的操作，你才知道接下来需要做什么。此外，更容易看出如何在一个周期内完成一个完整的操作。

当将特定的“高级”指令翻译成机器代码时，生成的代码可能需要一个或多个周期 - 一条简单的指令可能需要一个或多个步骤。根据编译器、目标和选择的优化，上述代码中可能会发生以下任何情况：

不确定这是否真的对您有所帮助 - 但问题相当复杂......

【讨论】：