如何在 VHDL 97 和 ISim 中获取内部信号到测试平台？

【问题标题】：How can I get internal signals to testbench in VHDL 97 and ISim?如何在 VHDL 97 和 ISim 中获取内部信号到测试平台？
【发布时间】：2017-03-10 06:18:25
【问题描述】：

我正在使用 VHDL 97 和 Xilinx ISim 的测试平台工作，我正在寻找一种方法来从代码而不是波形中了解 UUT 内部信号（如 Modelsim 中的 spy 函数）的值。

我知道我可以使用 VHDL-2008 和 alias 轻松完成，但有人知道其他选择吗？

谢谢，

【问题讨论】：

标签： vhdl simulation test-bench

【解决方案1】：

第 1 步：在包中声明全局信号

package SpyOnMySigPkg is
  -- synthesis translate_off 
  signal GlobalMySig : std_logic ; 
  -- synthesis translate_on 
end package SpyOnMySigPkg ;

第 2 步：引用包并分配给设计中的全局信号：

use work.SpyOnMySigPkg.all ;
entity MyDesign is 
....
    -- synthesis translate_off 
    GlobalMySig <= MySig ; 
    -- synthesis translate_on

第 3 步：引用包并在测试台中读取信号：

use work.SpyOnMySigPkg.all ;
entity tb is 
....
  process (GlobalMySig) 
  begin
    if GlobalMySig = '1' then ...

【讨论】：