【发布时间】:2023-02-22 01:45:53
【问题描述】:
我有两个相关的信号。对于所有 i 值,signalToConstraint[i][j][k] 应小于 signalLimit[i]。我尝试在下面编写代码,它适用于索引 0,但对于其余的(1 到 7)它不起作用。
rand logic [7:0][1:0][15:0][3:0] signalToConstraint;
rand logic [7:0][3:0] signalLimit;
constraint c_testConstrain {
foreach (signalToConstraint[i]) {
foreach (signalToConstraint[i][j]) {
foreach (signalToConstraint[i][j][k]) {
signalToConstraint[i][j][k] < signalLimit[i];
}
}
}
}
只是为了让它更清楚。比如我要signalToConstraint[4][1][12] < signalLimit[4]
【问题讨论】:
标签: system-verilog