【发布时间】：2023-02-02 01:23:41
【问题描述】：
我试图了解触发器在设置后如何在时钟开始滴答作响之前在内部稳定。
我假设
- 电信号不花时间从电线的一端传输到另一端
- 与非门需要3个时间单位来产生输出
- 非门需要2个时间单位来产生输出
- 所有电线都以信号 0 开头
- D和CLK保持0
前20个时间单元所有线的状态如下：
| time | D | D' | CLK | T1 | T2 | Q | Q' |
|---|---|---|---|---|---|---|---|
| 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
| 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
| 2 | 0 | 1 | 0 | 0 | 0 | 0 | 0 |
| 3 | 0 | 1 | 0 | 1 | 1 | 1 | 1 |
| 4 | 0 | 1 | 0 | 1 | 1 | 1 | 1 |
| 5 | 0 | 1 | 0 | 1 | 1 | 1 | 0 |
| 6 | 0 | 1 | 0 | 1 | 1 | 0 | 0 |
| 7 | 0 | 1 | 0 | 1 | 1 | 0 | 0 |
| 8 | 0 | 1 | 0 | 1 | 1 | 1 | 1 |
| 9 | 0 | 1 | 0 | 1 | 1 | 1 | 1 |
| 10 | 0 | 1 | 0 | 1 | 1 | 1 | 0 |
| 11 | 0 | 1 | 0 | 1 | 1 | 0 | 0 |
| 12 | 0 | 1 | 0 | 1 | 1 | 0 | 0 |
| 13 | 0 | 1 | 0 | 1 | 1 | 1 | 1 |
| 14 | 0 | 1 | 0 | 1 | 1 | 1 | 1 |
| 15 | 0 | 1 | 0 | 1 | 1 | 1 | 0 |
| 16 | 0 | 1 | 0 | 1 | 1 | 0 | 0 |
| 17 | 0 | 1 | 0 | 1 | 1 | 0 | 0 |
| 18 | 0 | 1 | 0 | 1 | 1 | 1 | 1 |
| 19 | 0 | 1 | 0 | 1 | 1 | 1 | 1 |
很明显，Q 和 Q' 正在重复一个周期长度为 5 的模式，并且从未稳定下来。 我做的假设有什么错误吗？ flip flip 在实践中是如何稳定的？
【问题讨论】：
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这个问题与软件无关，您已经将它交叉发布到它所属的站点。
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它与标签非常匹配
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这个奇怪的“前20个时间单位的所有电线的状态”是从哪里来的？
标签： circuit flip-flop digital-design