如何在验证器仿真中使用 Xilinx IP（或原语）答案

【问题标题】：How to use Xilinx IP(or primitives) in verilator simulation如何在验证器仿真中使用 Xilinx IP（或原语）
【发布时间】：2022-10-05 22:38:57
【问题描述】：

我正在使用 Xilinx axi ram IP 设计一个 cpu 内核。为了加快仿真速度，我想将仿真环境移植到verilator。但是，当我编译 axi_ram_sim_netlist.v 文件时出现问题。错误输出说Cannot find file containing module: \'RAMB36E1\'和RAMB36E1在vivado中似乎是原始的。因此，我正在寻找一些在 Verilator 中使用 Xilinx IP 或原语的方法，或者无法在 Verilator 中使用它们。

任何帮助，将不胜感激。

我尝试搜索互联网和验证器文档，但没有帮助。

标签： verilator

【解决方案1】：

您应该检查此文件夹并包含 RAMB36E1.v。 /tools/Xilinx/Vivado/2021.2/data/verilog/src/xeclib/ 确切位置可能因您的操作系统而异，这是 Ubuntu 的默认位置。

但是，Verilator 可能无法识别原始 RTL 文件的某些语法。这是人们想要用不受支持的模拟器来模拟 Xilinx IP 的另一部分，我目前没有解决方案。

【讨论】：

【解决方案2】：

https://github.com/fredrequin/verilator_xilinx

请找到我对 Xilinx 原语的重新实现。

问候，

弗雷德里克·雷金

【讨论】：