数组作为缓冲区 VHDL

Question

我需要在 VHDL 中创建一个 FIFO 缓冲区。我需要使用二维数组来存储（数据数）（n 位数据）之类的数据。

如果我创建一个“大”数组来存储例如 1000 个条目。每个新的数据时钟我都会存储一个插槽。并且每个输出数据时钟我输出一个数据。如果这两个时钟同时出现会怎样？

例如：

if rising_edge(INPUT_DATA) then
                    Register_Array(Counter_IN) <= DataIN;
                    Counter_IN <= Counter_IN + 1;
end if;
if rising_edge(OUTPUT_DATA) then
                    DataOUT <= Register_Array(Counter_OUT);
                    Counter_OUT <= Counter_OUT + 1;
end if;

如果可以创建这样的进程，如果两个时钟同时靠近会发生什么？

考虑到我不会丢失任何数据。

Answer 1

您在这里询问的是跨时钟域 FIFO 或 CDC FIFO。 跨时钟域的 FIFO 设计起来非常困难。陷阱很多，大部分都无法通过模拟来检查。

至于你的数组，你应该使用 std_logic_vector 的数组，就像@Nicolas Roudel 链接的答案一样。

但这离正常运行的 CDC FIFO 还很远。您还需要灰色格式的读写指针、灰色到 bin 指针的转换、两个灰色指针的时钟域交叉、空和满指示、读写信号、防止合成器破坏时钟域交叉的适当属性，以及时间限制。 所有这些都需要正确地防止您询问的问题：“当两个时钟几乎同时出现时会发生什么？”

当两个时钟几乎同时发生时发生的事情称为“亚稳态”，它会在你的设计中造成各种不好的和不可预测的事情。

如果您在 CDC FIFO 的设计中只做错了一件事情，那么您的设计很可能在仿真中甚至在硬件中都能正常工作。大多数时候........ :-)

所有 FPGA 供应商都有现成的 CDC FIFO 供您使用。我强烈建议初学者考虑使用现成的 FIFO 进行生产设计。 但与此同时，设计 CDC FIFOa 是了解时钟域交叉和亚稳态的一个很好的挑战。

这是您可以找到有关如何处理时钟域交叉信息的众多页面之一：https://filebox.ece.vt.edu/~athanas/4514/ledadoc/html/pol_cdc.html 这里还有一个相关的stackexchange回答：https://electronics.stackexchange.com/questions/97280/trying-to-understand-fifo-in-hardware-context