CLOCK、RESET 和 ENABLE 信号统称为什么？

【问题标题】：What are CLOCK, RESET and ENABLE signals collectively called?CLOCK、RESET 和 ENABLE 信号统称为什么？
【发布时间】：2016-10-04 15:19:33
【问题描述】：

我想在 CLOCK、RESET 和 ENABLE 信号之前添加注释。这些信号有什么好的统称吗？

(
  // ???
  input CLOCK,
  input RESET,
  input ENABLE,

  // Interconnect
  output [15:0] ADDR,
  ...
);

【问题讨论】：

标签： verilog

【解决方案1】：

对于CPUs，我们倾向于描述在 CPU 和其他组件之间存在 3 条总线 - 地址总线、数据总线和控制总线。

这里，这些似乎是控制信号，所以这就是我想要的。

【讨论】：