如何使用 YOSYS 导入 sv 包答案

【问题标题】：how do I import sv packages using YOSYS如何使用 YOSYS 导入 sv 包
【发布时间】：2020-08-02 03:12:03
【问题描述】：

我想知道如何在使用 YOSYS 时导入 sv 包。例如在文件my_pkg.sv 我有以下内容

package my_pkg;
      parameter KL=64;
endpackage

现在在 top.sv 文件中我有以下内容

import my_pkg::*;
module top(
    input logic i_clk,
    output logic o_done
);
endmodule

Yosys 给出以下错误：

top.sv:1: ERROR: syntax error, unexpected TOK_ID

我期待 YOSYS 接受语法，因为我只是将包导入顶级文件。这是在模块内导入包的所有内容的常用方法，因此可以避免每次在模块内使用包参数时都必须为包名添加前缀。这适用于 Modelsim、VCS 以及 DC。有没有办法在 Yosys 中实现这一点？

【问题讨论】：

标签： yosys

【解决方案1】：

看起来 Yosys (Yosys 0.9+1706 git sha1 ff4ca9dd, gcc 8.4.0-1ubuntu1~18.04 -fPIC -Os) 不支持顶级导入。一种可能的解决方法是使用一种工具将 SystemVerilog 代码转换为 verilog，然后将 verilog 代码输入 Yosys。一个这样的工具是来自 Zach Snow 的 sv2v（感谢 Zach 提供的提示）https://github.com/zachjs/sv2v。

【讨论】：