verilog d'flip flop 代码的意外结果

Question

对于下面的 verilog dff 示例输出最后显示（仅显示前两行）。我无法理解为什么总是在零时间执行块，而我已经写了 always@(posedge clk)。 posedge clk 没有在零时间发生。你能帮我理解输出吗？

module main;
reg d,clk;
wire q;

always #5 clk++;
always #10 d++;

dff dff(d,clk,q);  

initial 
begin
d = 1;
clk = 1;
$monitor("time = %d d = %d clk = %d q = %d",$time,d,clk,q);
#50 $finish ;
end
endmodule

module dff(input wire d,clk, output reg q);
always @(posedge clk)
begin
q = d;
$display("time = %d inside module dff",$time);
end
endmodule

Output is
time =                    0 inside module dff
time =                    0 d = 1 clk = 1 q = 1
...

Answer 1

在编写顺序逻辑时使用非阻塞分配 (q<=d;)。非阻塞分配将分配 NBA 区域的 LHS，我们可以观察到 LHS 和 RHS 之间的时钟延迟。

有关非阻塞分配用法的更多信息，请参阅this paper。

就always 块在时间0 执行而言，有一个clk 在时间0 时从x 到1 的转换（来自initial 块）。结果，模拟器将其视为上升沿。注意reg的默认值是x。

我们可以根据需要在 Verilog/SV 中制作不同类型的时钟发生器。有关不同类型时钟发生器的示例，请参阅Cummings paper。