使用三元运算符 (Verilog) 的意外行为

Question

在下面的 Verilog 模块中，我想了解为什么使用串联的阻塞赋值与 2 个注释掉的阻塞赋值的结果不同。

当我在 FPGA 上运行程序时，它给出了预期的结果，有 2 个阻塞分配（LED 闪烁），但没有使用串联的阻塞分配（LED 保持关闭）。

针对 Verilog 规范解释此处所起作用的答案的奖励积分！

/* Every second, the set of leds that are lit will change */
module blinky(
input clk,
output [3:0] led
);
    reg [3:0] count = 0;
    reg [27:0] i = 0;
    localparam [27:0] nTicksPerSecond = 100000000;

    assign led = {count[3],count[2],count[1],count[0]};

    always @ (posedge(clk)) begin
        // This works:
        //count = i==nTicksPerSecond ? (count + 1) : count;
        //i     = i==nTicksPerSecond ? 0 : i+1;

        // But this doesn't:
        {count,i} = i==nTicksPerSecond ? 
          {count+1, 28'b0  } :
          {count  , i+1};
    end
endmodule

PS：我使用 Vivado 2018.2

Answer 1

原因是count+1和i+1的宽度都是32位。一个未指定大小的数字是 32 位宽（1800-2017 LRM 第 5.7.1 节），加法运算符的宽度是最大操作数的大小（LRM 第 11.6.1 节）。为了使您的代码正常工作，请为您的数字文字添加适当的大小

 {count,i} = i==nTicksPerSecond ? 
          {count+4'd1, 28'b0  } :
          {count  , i+28'd1};

编写此代码的更简单方法是

  always @ (posedge clk) 
      if (i== nTicksPerSecond)
         begin 
           count <= count + 1;
           i <= 0;
         end
      else
         begin
           i <= i + 1;
         end